일반뉴스 Arteris | SoC 인터커넥트 IP RTL로 SoC 납기 단축, R&D 비용 절감

아테리스는 차세대 인터커넥트 타이밍 자동화 솔루션인 ‘PIANO 2.0 타이밍 클로저 패키지(Timing Closer Package)’를 발표했다. PIANO 2.0은 FlexNoC PhysicalTM 패키지 사용 고객들을 위해 캐시 코히어런트 및 비(非)코히어런트 서브시스템에 모두 자동화된 인터커넥트 타이밍 클로저를 제공한다. 초미세 반도체 공정 기술과 핀펫(FinFET) 트랜지스터 사용이 증가하면서, 온칩 인터커넥트는 타이밍 클로저 이슈에서 중요한 원인이 되고 있다. 이러한 이슈들은 대부분 설계 공정의 후반부에 발견되므로 개발 일정에 차질을 초래하거나 제품 출시를 지연시킨다. 현재 설계팀들은 ECO(Engineering Change Order) 공정을 통해 칩 넷리스트에 파이프라인 단을 수동으로 삽입함으로써 이러한 문제를 처리하고 있다. PIANO 2.0은 SoC 설계 플로 초반부터 작동하는 기술을 이용해 백엔드 타이밍 문제를 해결하므로 일정 지연의 위험을 줄여준다. 이 기술은 아테리스의 FlexNoC 및 Ncore 인터커넥트 제품을 사용하는 고객들에게 물리적 인터커넥트 거리 개념을 알려준다. 우선, PIANO는 개별 인터커넥트 링크

• 2017-04-17 13:51