테크노트 IBM-TEL, 3D 적층기술 활용한 300mm 실리콘 웨이퍼 생산공정 개발

3D 적층 기술 기반 반도체 칩 공정 간소화, 세계적 반도체 공급난 해소 기대 IBM과 도쿄일렉트론(TEL)이 300mm 실리콘 웨이퍼에 3D 적층 기술을 적용할 수 있는 공정을 개발했다. 양사는 세계적으로 지속되고 있는 반도체 칩 공급난을 해소하는 데 도움이 될 수 있을 것으로 기대하고 있다. 개발된 칩 적층 방식은 현재 고대역폭 메모리 생산과 같은 하이엔드 오퍼레이션에만 적용되고 있지만 특정 부피에 포함될 수 있는 트랜지스터의 수를 늘리는데 도움이 되기 때문에 잠재성이 큰 기술이다. 칩 적층 방식을 위해서는 실리콘 레이어 간의 수직적 연결이 필요하다. 실리콘 웨이퍼의 후면을 얇게 만들 수 있어야 하는데, 이러한 칩 스택(stack)을 구성하는 레이어들은 보통 머리카락 굵기 정도인 100 마이크론으로 그만큼 깨지기 쉽다. 그렇기 때문에 실리콘 웨이퍼를 보통 유리로 만들어진 캐리어 웨이퍼에 일시적으로 부착해 생산 공정을 통과할 수 있게 하고 웨이퍼가 완성되면 이후 자외선 레이저를 이용해 두 웨이퍼를 분리한다. 문제는 분리하는 과정에서 물리적인 힘이 가해지기 때문에 결함이나 수율 손실이 발생하기도 한다는 것이다. 이에 IBM은 TEL과의 협업을 통해 유리로 만

• 이동재 기자
• 2022-08-01 10:12