이동-정렬 바이어스 패턴에 관한 좋은 예는 1,760개의 핀이 있는 Virtex-4와 Virtex-5 FF1760 시리즈 FPGA와 Pfeil의 논문에 나온 1mm 핀치가 있다[5]. Xilinx Application Data 시트는 장치 분해를 위해 6개의 신호 레이어를 어떻게 사용하는가를 보여준다.
Pfeil의 논문에서, 이동 정렬된 바이어스 패턴을 사용해 경로를 구성하는 방식으로 두 개의 신호 레이어만을 사용해 브레이크아웃을 완성했다. 또한 그림 6에 스택업에 관한 내용이 나와 있으며 이는 공통적으로 사용하고 경제적인 IPC Type II 12-layer HDI이다.
▲ 그림 6. Virtex 5, 1,760 pin FPGA의 예. ‘스윙 바이어스’를 사용한 세 가지 대체 표면 발생[7]
이를 어떻게 완성하는가를 이해하기 위해선 HDI 스택업과 정렬-변경된 블라인드 바이어스를 면밀히 관찰해야 한다. 그림 7에서 보다 자세한 사항을 확인할 수 있다. FPGA 핀 2개 열을 레이어 3으로 팬 아웃시키고 (50옴의 싱글 엔드 Rocket I/O에 대해 스킵 바이어스를 사용 다음 두 개 열을 레이어 2에 팬 아웃시킨 후 레이어 5에 있는 매립 바이어스로 떨어뜨린다(100옴 차등 페어 I/O).
▲ 그림 7. 스택업 관점에서 Virtex 5, 1760 pin FPGA, 레이어 3 및 5 발생 경로에 관한 예
▲ 그림 8. 그림 7의 Virtex 5 발생 클로즈업[7]
이러한 배열을 통해 매립 바이어스간 통로가 장비 피치보다 네 배 커지게 된다. 이 통로의 폭은 4.0mm이며 최대 13개 경로 구성이 가능하게 된다. 전역 경로 구성에 있어 상당히 큰 자유 경로가 된다.
레이어 5를 사용하면, BGA는 대규모 경로에 대해 바이어스로 정렬된 경로를 생성하는 매립 바이어스만 있기 때문에 사라진다.
고체 페이스트 바이어스
이 장은 시간이 지나면서 발전하는 다양한 고급형 HDI 제작 공정 검토를 목표로 한다. 상호 연결된 비아 홀(interconnect via hole, IVH) 구성은 HDI 배선 기판 제작에 있어 단순히 한 가지 방법이지만 레이저 천공 기술은 IVH가 기반을 잡은 기타 다수의 방법을 정의함에 있어 가장 널리 사용되는 방식이라는 사실을 인지해야 한다. 다른 두 가지 중요한 요소는 다양한 유전체 물질과 금속화 기법이다.
마이크로 바이어스 구멍이 있는 HDI 배선 기판의 제작을 위해선 기존의 기판 제작과 공통되지 않은 다수의 새로운 공정을 필요로 한다. 따라서 기타 마이크로 바이어스 기술과 공통된 새로운 제작 공정에도 관심을 가져야 한다.
HDI 공정 요소의 정의
그림 9에 현재 사용되는 HDI 기술을 구성하는 네 가지 요소가 나와 있다. 비아 스택업, 유전체, IVH 구성 물질, 그리고 z-축 비아 연결의 금속화 기법에 관한 부분이다. 최근 몇 년간, 14가지의 여러 고급 HDI 공정을 활용했다.
▲ 그림 9. 현재 사용하고 있는 HDI 기법은 네 가지 주요 요소로 이뤄지며 이는 마이크로 비아 스택업 아키텍처, 유전체 물질,
IVH 정보 기법 및 z-축 비아 연결에 대한 금속화 기법이다. 최근 몇 년간, 14 가지의 HDI 공정을 개발하였다.[8]
고체 전도 비아 충진
HDI 기술의 IPC 형식 VI 그룹은 모두 금속 페이스트나 고체 금속 시트를 사용해 비아 연결을 구성한다. 표 2에 IVH 연결 구성에 관해 구리 플레이트를 대체할 수 있는 방법이 나와 있다.
▲ 표 2. 충전된 고체 IVH를 활용한 대체 HDI 기술 [8]
OrmeLink
Ormet의 혁신적인 금속 페이스트를 통해 CTS의 상호 접합 공정을 Ormet의 전이 액체상 소결(transient liquid phase sintering, TLPS) 공정과 함께 사용해 ALIVH 공정의 전도 페이스트와 유사하게 사용할 수 있다. 이는 구리-주석 유기금속 매트릭스의 비아 페이스트로서 고체 야금 비아를 통해 소결이 이뤄진다.
CTS의 공정을 ViaPlay라고 한다. Sheldahl과 더불어 Litronics를 포함한 과거 사용자들은 1997년 Allied Signal/Honeywell을 통해 확보했다. 최대 네 개의 레이어 쌍을 OrmeLink를 사용해 연결했다(8개의 금속 레이어). 기타 Ormet 페이스트 사용은 최대 60 레이어의 다중 레이어를 구성했다.
구조
Ormet 구조는 폴리마이드 또는 FR-4 레이어 쌍으로 구성된다. 강성 코어나 열 확산장치가 필요한 경우 여러 물질을 혼합할 수 있다.
전도 페이스트는 구리-주석의 TLPS 링크다. 그림 10에 구조가 나와 있다. 그림 11은 레이저-비아 폴리마이드 쌍으로 된 두 개의 완성된 회로 단면적을 보여주고 있으며 매립된 TLPS 바이어스와 함께 레이어쌍과 FR-4 내부 레이어를 연결하는 TLPS 고체 야금 바이어스가 함께 있다.
▲ 그림 10. 공동 라미네이션(Orme Link) 다중 레이어 구조[8]
▲ 그림 11. TLPS 페이스트 바이어스와 FR -4 내부 레이어에 대해 매립된
바이어스로 충전된 레이서 바이어스가 있는 3개 레이어 쌍의 TLPS 단면적 예시[8]
제조 공정
그림 12에 제조 공정이 나와 있다. 마이크로 바이어스를 폴리마이드 접착제에 레이저 또는 천공을 사용해 고정시키며 그 후 TLPS 페이스트를 채운다. 이제 구조는 다른 HDIS 공정에서 발생한 레이어 쌍을 취할 수 있으며(예, Sheldahl) 이를 소결공정을 통해 다중 레이어 구조로 변환시킨다. 도체 페이스트를 2분간 215°C에서 탄화플루오르 응축 증기로 소결시켜야 한다. 그리고 구조를 40분간 175°C에서 구워 후경화시킨다. 표 3에 공정 세부사항이 제시돼 있다.
▲ 그림 12. OrmeLink 다중 레이어 기질 제조 공정[8]
▲ 표 3. TLPS 경화 페이스트의 Ormet 형태에 대한 성질과 경화 공정
레이어 밀도 증가를 위한 파워 메시
파워 메시(power mesh)는 레이어 토폴로지 구조로서 신호 라우팅과 전력 공급 회선을 통합시킨다. 이 기법은 공동 평면 파워에 있어 기존의 RF 기법을 사용한다. 기존의 설계는 그림 13a와 같이 지정된 파워 평면을 활용한다. 밀도와 전압 레일 증가를 위해선 그림 13b와 같이 분할 평면을 도입해야 한다. 그러나 FPGA와 같이 핀-카운트가 높은 BGA는 다수의 전압을 갖고 있으며 여기에서 블라인드 바이어스를 활용함으로써 평면의 구멍을 최소화시키고 신호 커플링과 반송 경로를 확인한다. 향후 실험적인 HDI 기술은 최대 8개의 전압 레일로 평면을 분할할 수 있다.
▲ 그림 13. 단일 및 (a) 분할 평면, (b) (c) 파워 메시 아키텍처를 (d) 공공 평면 분할선과 구조의 임피던스로 모델링한 다중 레이어의 PDN [9]
즉, 두 개의 직교 레이어를 사용해 파워를 ‘메시 구조’로 분산시키고 서로 다른 전압간 신호를 활용한다. 그림 13c에 이에 관한 내용이 나와 있으며 별도의 GND 레퍼런스가 있는 ‘이중 오프셋 공면 스트립 선로’라고 한다(그림 13d). 라인 폭과 유전체 거리는 일반적으로 사용하는 다양한 임피던스에 대해 제공된다. 이러한 구조는 낮은 크로스토크를 갖는 장점이 있지만 보다 중요한 것은 ‘LAYER_2’에서 ‘LAYER_N-1’까지 블라인드 비아만을 사용해 루프 지역을 작게 유지할 수 있도록 모든 컴포넌트에 전압을 제공한다는 것이다.
파워 메시 아키텍처는 1990년대 아칸사 대학교의 고밀도 전자센터(High Density Electronics Center)에서 개발 및 특허를 출원한 상호 연결된 메시 파워 시스템(Inter-connected Mesh Power System, IMPS)에서 파생됐다[9].
파워 메시 아키텍처는 IMPS에서 얻은 교훈을 공토 마이크로 비아 다중 레이어에 적용한 결과이다. 4층 레이어 구조를 출력시킨 회로에 사용한다. 내부 레이어에서 파워만 메시가 이뤄지는 이유는 그림 13c, 13d에서와 같이 비아-인-패드 기술과 함께 접지가 외부 레이어 상에 있기 때문이다. 이렇게 레이어 카운트 마이크로 비아 다중 레이어가 감소하게 되면 레이아웃에서 상당히 효율적으로 작용하며 기존의 구멍을 통한 다중 레이어에 있는 일반적인 신호 내부 레이어 개수와 필요로 하는 접지 평면을 3배로 대체할 수 있다.
그림 13e에 있는 표는 여러 경로 폭, 간격, 코어 두께 및 전체 두께로 된 50옴의 싱글 엔드, 100옴의 차등 임피던스에 대한 값을 보여준다.
크로스토크 모델은 파워 메시 아키텍처가 자연스럽게 낮은 크로스토크 조건을 만듦을 시사한다. 5mm의 신호 간격은 다음 신호까지의 거리의 3, 4배가 되며 이는 파워 경로의 폭에 따라 상이하다. 이를 통해 2% 미만의 수평 크로스토크가 발생한다. 실제 배선 밀도 예측에 사용하는 배선 모델이 파워 메시 논문[8]에 나와 있으며 레이어 별로 1제곱인치당 17~40개의 신호가 나타나는 반면 기존의 구멍을 통한 다중 레이어는 1제곱인치당 5~12개의 신호를 가지며 이는 밀도가 3, 4배 더 높다는 것을 의미한다.
결론
위에서 언급한 네 가지 기법 모두 밀도를 높일 수 있으며 대량 생산에서 입증됐다. 상대적으로 오래된(20년 이상) 기법이지만 여전히 활용되고 있다. 다중 레이어 밀도를 높이고 레이어 개수를 줄이려는 노력을 기울이고 있지만, 경로 폭이나 간격을 줄이지 않은 상태에서도 모든 기법에 새로운 혁신을 적용할 기회가 열려 있다.
Happy Holden
